2.12.5PRT操作注意事項
（1）可以在不停止減1計數的情況下，用先讀TMDR的寄存器低字節，後讀髙字節（TMDRnH）的方法，將TMDR寄存器的內容準確讀出，或在停止減1計數的情況下，隨意對TMDR寄存器讀出或寫入。
（2）正在對重複裝入寄存器（或稱為時間常數寄存器〉RLDR的低字節（RLDRnL）或高字節（RLDRnH）進行寫入時，或是在寫入高低字節之間，要保證不發生定時器將時何常數值裝入減1計數器的內部操作。這可以由係統設計或時序來保證，也可以采用在更新RLDR時間常數期間，停止減1計數的辦法來保證，或者是在減計數未減到0之前進行更新。
同樣，在運行過程中，當TMDR減1計數到0時，TMDR被重新裝入。所以係統/軟件設計應該保證，如果要更新RLDR的內容，應在下一次計數到0之前，RLDR的內容已被更新完畢。否則，定時將是不準確的。
（3）RESET時，Al8/T0UT引腳被選定起作為地址線A18的功能。
對T0C1和T0C0位進行編程，設定為非全0碼，可以選定T0UT引腳作為PRT通道1的輸出引腳（T0UT）。
為了選定此引腳作為PRT通道1的輸出T0UT，對T0Cl和T0C0位編程後，T0UT引腳的初始狀態如下所述：
PRT（通道1）還未減到0時：
如果PRT的減1計數器還未減到0，T0UT的初始狀態取決於對T0Cl和T0C0位的編碼。
PRT（通迸1）最後一次減1計數到0時：
如果PRT減1計數器最後一次減到0，此時T0UT輸出的初始狀態，取決於T0UT的翁出次數是偶數還是奇數。
2.136800型總線接口
2.13.1E時鍾輸出的時序
很多的SS00型的外圍設備支援芯片能夠和eus0聯接。包括了日立（HITACHI）公司630CM0S係列芯片（632lPIA、6350PCIA等）以及6500係列的芯片。
與這些支援芯片聯接時，需要由64180提供同步的E時鍾輸出。外圍芯片要求的速度訪問時間，取決於64180的時鍾頻率。
若在取操作碼周期、存貯器讀/寫周期和I/O讀/寫周期內插入等待狀態，就會延長E時鍾輸出的高電平持續時間。注意，在沒有等待狀態（隻在訪問芯片內的I/O寄存器時）的I/0讀/寫周期，E時鍾輸出不會出現高電平。
當64180使用E時鍾和6800型外圍支援芯片聯接時，6800型外圍支援芯片將定位於I/O地址區域。
如果6800型外圍支援芯片定位於存貯器地址區域，WR信號的建立時間和保持時間E時鍾將不能保證在存貯器讀/寫周期內和6800型外圍支援芯片的正確聯接。
2.14芯片內時鍾發生器
64180機芯片內有一個晶體控製振蕩器（Crystal0scillat0r簡稱晶振）和係統時鍾發生器。外部晶體可以直接和641S0聯接，也可以由外部給它輸入時鍾。上述兩種情況下，係統時鍾（4）的頻率都等於輸入時鍾的一半。例如，如果晶體或外時鍾輸入頻率都是8MHz，則係統時鍾頻率=4MHz。
列出64180各種操作頻率，對應所要求的晶體的截止特性（C0，Rs）和負載電容。
如果用外時鍾而不是用晶體，對外時鍾波形的要求是50%±5%的占空比。注意，時鍾輸入高電平的最小值為0V—0.6V。外時鍾輸入接到EXTAL引腳，而XTAJL引腳應開表示外時鍾的接線圖。
NIS0時鍾產生的電路，表示該電路的電路板設計的規範.
▲電路板設計應該遵守以下規範
（1）為防止引入幹擾，晶體和負載電容的物理位置應盡可能靠近64180芯片。
（2）信號線不要和時鍾晶體振蕩器輸入線平行布線。特別要注意，時鍾輸入線應該盡量遠離係統時鍾多輸出線（引腳64）。
（3）和（2）—樣，電源線應該盡量遠離時鍾晶體振蕩器輸入線。
C4）XTAL或EXTAL引腳和其他引腳之間的電阻要大於10MQ，信號線布局應該避免接近帶標記的區域。
2.15雜項
自由運行計數器——FRC（FreeRunningC0unter，I/O地址18H）
這是一個8位的自由運行計數器。它沒有控製寄存器和狀態寄存器。每隔10個時鍾多周期，這個8位自由運行計數器的計數值減1。由於自由運行計數器是連續進行減1計數的，因此它的讀出值是變化的。當我們讀該計數器時，不會影響它繼續進行減1的計數操作。
如果將一個數值寫入到自由運行計數器中，芯片就不能保證DRAM的刷新周期間、ASCI和CSI/O的波特率。從這方麵考慮，自由運行汁數器可稱為隻讀計數器。
在I0ST0P方式，自由運行計數器繼續進行減1計數；在RESET期間，它初始化預設置為FFH值。